기술 분야의 본 발명은 전력 증폭기의 선형성과 전력 추가 효율을 높이기 위한 회로 구조에 관한 것이다.

배경 기술 전력 증폭기는 무선 통신 시스템의 핵심 구성 요소이며, 그 선형성과 효율성은 줄곧 관심의 초점이다. 3 세대 이동통신 시스템 (예: WCDMA, CDMA2000) 이 발달하면서 선형 변조 기술이 점점 더 널리 사용되고 있습니다. 전력 증폭기의 선형성은 통신 시스템이 확대된 데이터 신호를 무손실 전송할 수 있는지 여부에 중요한 역할을 한다. 전력 증폭기의 선형성이 좋을수록 증폭기가 확대한 신호 파형 왜곡과 왜곡의 가능성이 줄어들어 입력 데이터 신호를 이상적으로 확대하고 출력할 수 있습니다. 게다가, 전력 증폭기의 효율성은 또 다른 연구의 중점이다. 전력 증폭기의 에너지 소비량은 무선 통신 전송 시스템의 에너지 소비량 약 1/3 을 차지하며 효율성을 높이는 것은 전체 전송 시스템의 효율성을 높이는 데 중요한 역할을 합니다. 기지국, 레이더 등 고전력 무선 통신 전송 시스템의 경우 효율성을 높이면 전력 손실을 줄이고 전송 시스템의 에너지 활용도를 높일 수 있습니다. 휴대폰 및 배터리 또는 배터리로 구동되는 기타 송신 시스템의 경우 효율성을 높이면 이러한 장비가 더 오래 작동할 수 있습니다. 효율성과 선형성이 전력 증폭기에 미치는 중요성을 감안하여, 현재 어떻게 전력 증폭기가 높은 선형성 요구 사항을 충족하면서 높은 효율을 갖도록 하는 것이 연구의 초점이 되고 있다. 현재 전력 증폭기의 선형성을 높이는 주요 방법은 피드 포워드 기술, 피드백 기술, 포락선 제거 및 복구 기술입니다. 피드 포워드 및 피드백 기술은 전력 증폭기의 선형성을 효과적으로 향상시킬 수 있지만 전력 증폭기의 전력 추가 효율을 크게 낮출 수 있습니다. 포락선 제거 및 복구 기술은 전력 증폭기의 효율성에 영향을 주지 않고 전력 증폭기의 선형성을 높일 수 있지만, 이 기술에 사용되는 회로 구조는 매우 복잡하며 회로를 사용하지 않는 설계는 회로 제조 비용을 증가시킵니다.

내용을 발명하다

이 발명의 목적은 전력 증폭기의 선형성과 추가 전력 효율을 높이는 회로 구조를 제공하여 전력 증폭기의 정적 전력 소비를 늘리지 않고 전력 증폭기의 고조파 억제를 강화하여 전력 증폭기의 선형성과 추가 전력 효율을 크게 높이는 것입니다. 본 발명의 기술 방안은 전력 증폭기의 선형성과 전력 부가효율을 높이는 회로 구조이다. 전력 증폭기에는 입력 트랜지스터와 출력 트랜지스터가 장착되어 있으며, 이 트랜지스터는 서로 계단식으로 연결되어 공통 소스 공통 게이트 구조를 형성합니다. 2 차 고조파 신호 출력을 억제하는 2 차 고조파 직렬 공진 네트워크는 출력 트랜지스터의 집전극과 접지 사이에 연결되어 3 차 고조파 신호를 집전극으로 반사하는 3 차 고조파 병렬 공진 네트워크를 출력 트랜지스터의 집전극과 출력 매칭 네트워크 사이에 연결하는 데 사용됩니다. 고조파 신호는 공진 네트워크에 의해 제어되어 고조파 신호의 출력을 억제하고 전력 증폭기의 선형성과 전력 추가 효율을 높입니다. 또한, 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조에서, 2 차 고조파 직렬 공진 네트워크에는 출력 트랜지스터 집전극과 땅 사이에 연결된 4 번째 콘덴서와 2 차 인덕터가 포함됩니다. 즉, 2 차 고조파 직렬 공진 네트워크의 입력은 출력 트랜지스터의 컬렉터, 출력 단자 접지에 연결되어 컬렉터 출력의 2 차 고조파 신호를 땅에 단락시킵니다. 또한 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조에서 3 차 고조파 병렬 공진 네트워크에는 출력 일치 네트워크 이전에 출력 트랜지스터의 집전극 및 전력 증폭기의 출력 포트와 평행한 5 번째 용량 및 3 차 인덕터가 포함됩니다. 즉, 3 차 고조파 병렬 공진 네트워크의 입력 단자는 출력 트랜지스터의 집전극을 연결하고, 출력 단자는 증폭기 회로의 출력 매칭 네트워크를 연결하고, 집전극 출력의 3 차 고조파 신호를 열고, 3 차 고조파 신호를 집전극에 다시 반사합니다. 3 차 고조파 병렬 공진 네트워크와 전력 증폭기 회로의 출력 끝 사이에는 DC 콘덴서와 출력 일치 네트워크가 있습니다. 또한 전력 증폭기의 선형성 및 전력 추가 효율을 높이기 위해 위에서 설명한 회로 구조에서 전력 증폭기 회로는 * * * 이미 터 입력 트랜지스터와 * * * 베이스 출력 트랜지스터를 포함하는 공통 소스 공통 게이트 (* * * 이미 터 * * 베이스) 구조입니다. 물론 다른 유형의 전력 증폭기 회로에서는 출력 트랜지스터의 집전극과 출력 포트 사이에 2 차 고조파 직렬 공진 네트워크와 3 차 고조파 병렬 공진 네트워크를 연결하여 전력 증폭기의 선형성과 전력 추가 효율을 높일 수도 있습니다. 또한 전력 증폭기의 선형성과 전력 추가 효율을 높이기 위한 회로 구조에서, 공통 소스 공그리드 구조의 출력 트랜지스터의 베이스와 접지 사이에 2 차 고조파 병렬 공진 네트워크, 즉 2 차 고조파 병렬 공진 네트워크의 입력단과 출력 트랜지스터의 베이스 연결, 출력 끝 접지가 연결되어 있어 기본 주파수 신호의 게인을 높이고 2 차 고조파 신호를 억제합니다. 또한 전력 증폭기의 선형성과 전력 추가 효율을 높이기 위한 회로 구조에서 2 차 고조파 병렬 공진 네트워크에는 출력 트랜지스터의 베이스와 접지 사이에 병렬로 연결된 두 번째 콘덴서와 기본 주파수 직렬 공진 네트워크가 포함됩니다. 또한 전력 증폭기의 선형성과 전력 추가 효율을 높이기 위한 회로 구조에서 기본 주파수 직렬 공진 네트워크에는 연결의 첫 번째 및 세 번째 콘덴서가 포함됩니다. 본 발명의 장점은 1 이다. 공통 소스 공통 그리드 구조의 전력 증폭기의 출력 트랜지스터 집전극이 순차적으로 연결된 2 차 파형 직렬 공진 네트워크와 3 차 고조파 병렬 공진 네트워크는 다른 유형의 전력 증폭기의 선형성과 전력 증가 효율을 높이는 데 사용할 수 있습니다. 2. 이 발명품의 공통 소스 공통 게이트 회로는 출력 트랜지스터의 베이스와 2 차 고조파 병렬 공진 네트워크에 연결되어 공통 소스 공통 게이트 회로의 기본 주파수 신호에 대한 게인을 높이고 2 차 고조파 신호에 대한 공통 소스 공통 게이트 회로의 게인을 억제합니다. 3. 이 발명품의 공동 소스 공격자 회로에 연결된 출력 트랜지스터 베이스의 2 차 고조파 병렬 공진 네트워크는 제 2 차 고조파 신호를 억제하는 데 사용할 수 있습니다.

부도약술

본 발명에 대해서는 부도와 실시 예를 참고하여 더 자세히 설명하겠습니다. 그림 1 은 구체적인 구현 사례를 발명한 회로 구조 다이어그램입니다. 그림 2 는 본 발명의 구체적인 구현 사례에 따른 2 차 고조파 병렬 공진 네트워크의 다이어그램입니다. 그림 3 은 본 발명의 구체적인 구현 사례에 따른 출력 트랜지스터 집전극 연결의 네트워크 구조 다이어그램입니다. 그림 4 는 이 발명품의 구체적인 구현 사례에 따라 3 차 고조파가 겹쳐진 출력 트랜지스터의 집전극 출력 전압의 파형 그래프입니다. 그림 5 는 이 발명품의 구체적인 구현 사례에 따른 출력 트랜지스터의 집전극 출력에 세 번의 고조파가 겹쳐지기 전과 후의 집전극 전류 파형을 비교한 것이다. 여기서 C 1 첫 번째 콘덴서 C2 두 번째 커패시터; C3 세 번째 커패시터; C4 네 번째 커패시터; C5 다섯 번째 커패시턴스; C6 DC 다이렉트 커패시터; Ll 첫 번째 인덕턴스; L2 두 번째 인덕터; L3 제 3 인덕턴스; Ql 입력 트랜지스터; Q2 출력 트랜지스터; Rl 저항.

그림 1 및 그림 2 에서 볼 수 있듯이 이 구현 사례는 입력 트랜지스터 Q 1 및 출력 트랜지스터 Q2 를 포함한 공통 소스 공용 게이트 전력 증폭기 회로입니다. 베이스는 전력 증폭기의 입력 포트에 연결되고 첫 번째 용량 C 1 도 입력 포트와 입력에 연결됩니다. 출력 트랜지스터 Q2 의 베이스는 2 차 고조파 병렬 공진 네트워크의 입력 끝 연결, 2 차 고조파 병렬 공진 네트워크의 출력 끝 접지 출력 트랜지스터 Q2 의 집전극은 2 차 고조파 공진 네트워크와 3 차 고조파 공진 네트워크를 차례로 거쳐 전력 증폭기의 출력 포트에 연결됩니다. 2 차 고조파 병렬 공진 네트워크에는 출력 트랜지스터 Q2 의 베이스와 접지 사이의 두 번째 용량 C2 와 기본 주파수 직렬 공진 네트워크가 포함됩니다. 네트워크는 제 2 공진 주파수 점에서 병렬로 공진한다. 기본 주파수 직렬 공진 네트워크에는 직렬 연결의 첫 번째 인덕터 L 1 및 세 번째 콘덴서 C3 이 포함되며, 이 네트워크는 기본 주파수 점에서 직렬 공진됩니다. 그림 1 및 그림 3 에서 볼 수 있듯이 2 차 및 3 차 고조파 공진 네트워크에는 출력 트랜지스터 Q2 의 집전극에 각각 연결된 2 차 고조파 직렬 공진 네트워크와 3 차 고조파 병렬 공진 네트워크가 포함됩니다. 2 차 고조파 직렬 공진 네트워크의 출력 끝 접지, 3 차 고조파 병렬 공진 네트워크의 출력 끝 연결 출력 일치 네트워크 및 DC 단직선 콘덴서 C6 이후 연결 전력 증폭기의 출력 포트. 2 차 고조파 직렬 공진 네트워크에는 출력 트랜지스터 Q2 의 집전극과 접지 사이에 연결된 네 번째 콘덴서 C4 와 두 번째 인덕터 L2 가 포함되며, 이 네트워크는 두 번째 공진 주파수 점에서 직렬 공진됩니다. 3 차 고조파 병렬 공진 네트워크에는 출력 트랜지스터 Q2 의 집전극과 전력 증폭기의 출력 일치 네트워크 사이의 5 번째 콘덴서 C5 와 3 차 인덕턴스 L3 이 포함됩니다. 이 네트워크는 3 차 고조파 주파수 지점에서 병렬로 공진됩니다. 출력 트랜지스터 Q2 의 고주파 작은 신호 등가 모델은 그림 2 에 나와 있습니다. 그림에서 볼 수 있듯이 트랜지스터 집전극의 출력 전류는 교차 전도와 Rbb 의 전압 Ube 에 의해 결정되며, Ube 의 크기에 따라 8_ 이 변하지 않을 때 전압 제어 전류 소스에서 생성되는 전류가 결정됩니다. 그림 2 에서 볼 수 있듯이 iv >: Rbb, 직렬 및 2 차 고조파 병렬 공진 네트워크의 등가 임피던스는 입력 트랜지스터 Ql 확대의 AC 신호를 함께 나눕니다. Rbe 및 Rbb 분압 후의 전압은 Ube0 입니다. 기본 주파수 신호의 경우 2 차 고조파 병렬 공진 네트워크의 기본 주파수 직렬 공진 네트워크 공진의 임피던스는 최소 R 1 입니다. 이 시점에서 2 차 고조파 병렬 공진 네트워크는 Rl 과 2 차 용량 C2 의 병렬 네트워크에 해당합니다. Rl 이 두 번째 콘덴서 C2 의 리액턴스보다 훨씬 작기 때문에 네트워크의 임피던스는 주로 Rl 에 의해 결정됩니다. 2 차 고조파 병렬 공진 네트워크의 등가 임피던스가 작아지고 Ube 가 높아지기 때문에 * * * 베이스 트랜지스터 Q2 의 컬렉터 출력에 대한 베이스 전류가 증가하고 베이스 신호의 게인이 증가합니다. 2 차 고조파 신호의 경우 2 차 고조파 병렬 공진 네트워크 병렬 공진, 네트워크 등가 임피던스가 가장 큽니다. 이제 Ute 가 줄어듭니다. 따라서 출력 트랜지스터 Q2 의 집전극에 의해 출력되는 2 차 고조파 전류가 감소하고 2 차 고조파 신호가 억제됩니다. 그림 3 에서 볼 수 있듯이 이 구현 사례에서 출력 트랜지스터 Q2 에 의해 확대된 AC 신호는 출력 트랜지스터 Q2 의 집전극에 의해 출력되며, 2 차 파형 직렬 공진 네트워크 필터를 통해 3 차 고조파 병렬 공진 네트워크를 통해 출력 일치 네트워크에 도달합니다. 2 차 고조파 직렬 공진 네트워크는 2 차 고조파 신호를 땅에 단락시켜 2 차 고조파를 효과적으로 억제하여 출력 트랜지스터 Q2 의 컬렉터 전압에서 2 차 고조파 컴포넌트의 크기가 작아 거의 무시할 수 있으며 전력 증폭기의 선형성을 높일 수 있습니다. 또한 기본 주파수 직렬 공진 네트워크 공진이 기본 파 신호의 경우 첫 번째 컨덕터 L 1, 두 번째 용량 및 세 번째 용량 값을 조정하면 2 차 고조파 병렬 공진 네트워크가 원하는 η 보조 고조파 주파수에서 병렬로 공명하여 η 보조 고조파 신호의 증가를 억제할 수 있습니다. η 고조파 신호를 억제하는 네트워크는 fo 가 기본 주파수이고 Fn 이 η 고조파 주파수라는 공식을 만족시켜야 한다. 3 차 고조파 병렬 공진 네트워크는 3 차 고조파의 개방에 해당하며 3 차 고조파 신호를 컬렉터 전극에 다시 반사합니다. 그림 4 에서 볼 수 있듯이, 3 차 고조파 병렬 공진 네트워크의 세 번째 인덕터 L3 과 5 번째 콘덴서 C5 를 조정하여 3 차 고조파 컴포넌트 및 기저파 컴포넌트가 집전극에서 서로 겹쳐질 수 있습니다. 출력 트랜지스터 Q2 의 출력 전압 파형을 구형파와 비슷한 모양으로 만들 수 있습니다. 그림 5 에서 볼 수 있듯이, 겹쳐진 3 차 고조파는 포화 영역에 들어간 트랜지스터를 다시 확대 영역에서 작동시켜 트랜지스터 포화로 인해 낮아졌던 컬렉터 전류의 폭을 증가시켜 전력 증폭기의 출력 전력비와 전력 추가 효율을 높였습니다. 또한 3 차 고조파 병렬 공진 네트워크는 3 차 고조파 신호의 출력을 억제하여 전력 증폭기의 선형성을 높였습니다. 요약하면, 2 차 고조파 병렬 공진 네트워크의 기본 주파수 직렬 공진 네트워크는 기본 주파수 신호에 대한 전력 증폭기의 게인을 증가시킨다. 2 차 고조파 병렬 네트워크 및 2 차 고조파 직렬 네트워크는 2 차 고조파 신호의 증폭 및 출력을 효과적으로 억제하고 공통 소스 커먼 그리드 전력 증폭기의 선형성을 향상시킵니다. 3 차 고조파 신호가 3 차 고조파 병렬 공진 네트워크에 의해 반사 된 후, 공통 소스 커먼 그리드 증폭기의 기준 극 트랜지스터의 집전극은 기준 파 신호와 중첩되어 집전극 전압 파형이 구형파로 변한다. 집전극 전압 파형의 변화로 집전극 전류의 진폭이 높아져 전력 증폭기의 출력 전력과 전력 추가 효율이 높아졌다. 또한 3 차 고조파 병렬 공진 네트워크는 3 차 고조파 신호를 부하로 전송하는 것을 억제하여 전력 증폭기의 선형성을 높입니다. 본 발명은 콘덴서와 인덕터의 직렬 병렬 네트워크를 이용하여 고조파 신호를 제어함으로써 전력 증폭기의 출력 전력과 전력 추가 효율을 높일 뿐만 아니라 전력 증폭기의 정적 전력 소비량을 늘리지 않고 전력 증폭기의 선형성을 크게 높였다.

권리요구

본 발명은 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조에 관한 것이다. 출력 트랜지스터 (Q2) 는 출력 트랜지스터 (Q2) 의 집전극과 접지 사이에 2 차 고조파 신호 출력을 억제하는 2 차 고조파 직렬 공진 네트워크가 연결되어 있는 것이 특징입니다. 출력 트랜지스터 (Q2) 의 집전극과 출력 일치 네트워크 사이에 3 차 고조파 신호를 집전극으로 다시 반사하는 3 차 고조파 병렬 공진 네트워크가 연결되어 있습니다.

2. 권한 요구 사항 1 에 설명된 대로 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조입니다. 여기에 설명된 2 차 파형 직렬 공진 네트워크에는 출력 트랜지스터 (Q2) 의 집전극에서 접지 연결에 이르는 4 차 콘덴서 (C4) 와 2 차 컨덕터 (L2) 가 포함됩니다.

3. 권한 요구 사항 1 또는 2 에 설명된 대로 전력 증폭기의 선형성 및 전력 추가 효율을 높이는 회로 구조입니다. 설명된 3 차 고조파 병렬 공진 네트워크는 출력 트랜지스터 (Q2) 의 집전극에서 전력 증폭기의 출력 일치 네트워크의 5 번째 콘덴서 (C5) 및 3 차 컨덕터 (L3) 로 병렬로 연결됩니다.

4. 권한 요구 사항 3 에 설명된 대로 전력 증폭기의 선형성 및 전력 추가 효율을 높이는 회로 구조로, * * * 이미 터 입력 트랜지스터 (Ql) 와 * * * 기반 출력 트랜지스터 (Q2) 로 구성된 공통 소스 공통 게이트 구조가 특징입니다.

5. 권한 요구 사항 4 에 설명된 대로 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조로, 해당 공통 소스 공통 게이트 구조의 출력 트랜지스터 (Q2) 의 베이스 연결에는 2 차 고조파 병렬 공진 네트워크가 있습니다. 기본 주파수 신호의 게인을 높이고 2 차 고조파 신호의 출력을 억제하는 데 사용됩니다.

6. 권한 요구 사항 5 에 설명된 대로 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조는 출력 트랜지스터 (Q2) 의 베이스부터 지평행에 이르는 두 번째 용량 (C2) 및 공진에서 2 차 고조파에 이르는 기본 주파수 직렬 공진 네트워크가 특징입니다.

7. 권한 요구 사항 6 에 설명된 대로 전력 증폭기의 선형성과 전력 추가 효율을 높이는 회로 구조로, 해당 기본 주파수 직렬 공진 네트워크에는 출력 트랜지스터 (Q2) 에서 접지 연결에 이르는 세 번째 용량 (C3) 과 첫 번째 컨덕터 (L 1) 가 포함됩니다.