지통 재경 앱은 인텔 (INTC) 을 알게 되었다. US) 는 향후 10 년 동안 인텔 칩의 크기를 줄이고 성능을 향상시키는 데 도움이 될 것으로 예상되는 여러 가지 새로운 기술을 발표했습니다. 이러한 기술 중 일부는 서로 다른 칩을 스택할 준비가 되어 있습니다.

65438+2 월 65438+2 월, 인텔은 IEEE 국제전자장비대회 (IEDM) 에서 몇 편의 연구논문을 통해 양자물리학 돌파, 신형 패키징, 트랜지스터 기술의 세 가지 방향에서 무어의 법칙을 이어가는 세 가지 신기술을 발표한 것으로 알려졌다.

이 가운데 인텔의 새로운 3D 스택과 멀티칩 패키징 기술인 Foveros Direct 는 상하칩 사이의 연결 지점 밀도를 10 배로 높이고 각 연결 지점 사이의 간격은 10 미크론보다 작습니다. 새로운 패키징 방식은 NMOS 와 PMOS 를 함께 스택하여 밀접하게 연결하여 칩의 공간 트랜지스터 밀도를 높일 수 있습니다. 이 방법은 공정을 줄이지 않고 트랜지스터 밀도를 30 ~ 50% 증가시켜 무어의 법칙을 다시 발효시킬 수 있다.

지난 몇 년 동안 인텔은 TSM 에 졌다. 미국과 삼성전자는 더 작고 빠른 칩을 만든다. 오늘날 인텔은 칩 제조 분야에서의 선두적 입지를 탈환하기 위해 최선을 다하고 있습니다.

앞서 팻 킬싱거는 인텔 신탁사의 CEO 로서 2025 년에 주도권을 되찾기 위한 일련의 사업 개발 계획을 발표했습니다. 이번에 이 회사의 기술팀은 2025 년 이후 인텔이 기술적 우위를 유지하는 데 도움이 될 일련의' 기술무기' 를 내놓았다.

인텔 구성 요소 연구팀 주임이자 선임 엔지니어인 폴 피셔 (Paul Fischer) 는 반도체 구성 요소를 하나씩 쌓아 인텔의 기술 팀이 칩 공간을 절약할 수 있다고 말했다. "칩 내부 연결 채널의 길이를 줄여 에너지 소비를 줄이고 있습니다. 이는 칩의 비용 효율성을 높이고 칩 성능을 향상시킵니다."