답: 트랜지스터의 VA 특성 곡선: 입력 특성 곡선 및 출력 특성 곡선

입력 특성은 트라이오드 입력 회로에서 베이스와 이미 터에 적용된 전압 Ube 와 그에 의해 생성된 베이스 전류 Ib 사이의 관계입니다. 입력 특성 곡선은 다음 그림과 같습니다.

트랜지스터의 입력 특성 곡선은 다이오드의 정방향 특성과 유사합니다. B 와 E 는 정방향 바이어스 PN 노트 (확대 모드) 이기 때문입니다.

출력 특성은 일반적으로 특정 베이스 전류 Ib 의 제어하에 트라이오드 집전극과 발사극 사이의 전압 UCE 와 집전극 전류 IC 사이의 관계를 나타냅니다. 공통 이미 터의 출력 특성 곡선은 다음 그림과 같습니다.

2. 피드백 회로의 개념을 설명하고 부정적인 피드백의 영향과 그 응용을 열거합니다.

A: 피드백은 증폭기의 일부 또는 전체 출력 신호 (전압 또는 전류) 를 증폭기의 입력측과 입력 신호를 비교 (더하기) 하여 비교 결과 유효 입력 신호로 출력을 제어하는 것입니다. 이것이 증폭기의 피드백 과정이다.

네거티브 피드백은 증폭기 성능에 네 가지 영향을 미칩니다.

1) 배율을 축소합니다.

2) 배율의 안정성을 높입니다.

외부 조건의 변화 (T C, Vcc, 부품 노화 등) 로 인해. ), 확대배수가 변하며, 상대 변화가 작을수록 안정성이 높아집니다.

3) 비선형 왜곡 및 잡음 감소

4) 증폭기의 입력 저항 Ri 와 출력 저항 Ro 가 변경되었습니다.

입력 저항 ri 에 미치는 영향: 직렬 음의 피드백은 입력 저항을 증가시키고 병렬 음의 피드백은 입력 저항을 낮춥니다.

출력 저항 ro 에 미치는 영향: 전압 음수 피드백은 출력 저항을 줄이고 전류 음수 피드백은 출력 저항을 증가시킵니다.

네거티브 피드백 적용: 전압 병렬 네거티브 피드백, 전류 직렬 네거티브 피드백, 전압 직렬 네거티브 피드백, 전류 병렬 네거티브 피드백

3. 주파수 울림, 예를 들면, 어떻게 안정되고, 어떻게 주파수 울림 곡선을 바꿀 것인가.

A: 주파수 응답은 주파수 특성이라고도 합니다. 주파수 응답 또는 주파수 특성은 서로 다른 주파수 입력 신호에 대한 증폭 회로의 적응성을 측정하는 기술 지표입니다. 주파수 응답은 본질적으로 증폭기의 게인과 주파수 사이의 관계를 가리킨다. 일반적으로, 좋은 증폭기는 충분한 확대율뿐만 아니라 우수한 충실도 성능을 갖추어야 한다. 즉, 증폭기의 비선형 왜곡은 작고, 증폭기의 주파수는 반응이 좋다. "좋다" 는 것은 증폭기가 서로 다른 주파수를 동등하게 확대해야 한다는 신호를 가리킨다. 증폭기가 주파수로 울리는 데에는 두 가지 이유가 있습니다. 하나는 실제 확대된 신호 주파수가 단일하지 않다는 것입니다. 을 눌러 섹션을 인쇄할 수도 있습니다 둘째, 증폭기에는 리액턴스 요소와 리액턴스 요소가 있습니다. 증폭 회로에 리액턴스 요소 (예: 파이프의 극간용량, 부하용량, 분포용량, 커플러 용량, 발사극 우회 용량 등) 가 있기 때문입니다. ), 증폭기는 주파수 신호 구성요소에 따라 확대 계수와 이동이 다를 수 있습니다. 증폭 회로가 서로 다른 주파수 신호의 진폭을 다르게 확대하면 진폭 왜곡이 발생할 수 있습니다. 증폭 회로가 서로 다른 주파수의 신호에 대해 서로 다른 이동을 하면 위상 왜곡이 발생할 수 있습니다. 진폭 왜곡과 위상 왜곡은 항상 주파수 왜곡이라고 하며 선형 리액턴스 요소 (저항, 콘덴서, 인덕턴스 등) 로 인해 선형 왜곡이라고 하지 않습니다. ) 의 회로. 무손실 신호 확대를 위해서는 증폭기의 주파수 응답을 연구할 필요가 있다.

4. 차등 연산 증폭기를 제공하고, 위상 보정을 어떻게 하고, 보정 후의 포터도를 그려요.

A: 일반적인 2 단계 또는 다단 연산 증폭기는 모두 보상이 필요합니다. 일반적으로 밀러 보상을 사용합니다. 예를 들어, 2 단 완전 차동 연산 증폭기와 2 단 양단 입력 싱글 엔드 출력 연산 증폭기는 밀러로 보정할 수 있고, 2 차 (출력급) 는 보상할 수 있다. 차이점은 완전 차동 연산 증폭기의 경우 두 개의 출력 레벨이 모두 보정되고, 단일 출력 2 단 연산 증폭기의 경우 밀러 보정이 한 번만 필요하다는 것입니다.

5. 제로 드리프트는 무엇입니까? 제로 드리프트를 억제하려면 어떻게 해야 합니까?

A: 제로 드리프트는 증폭 회로의 입력부가 단락되었을 때 출력 끝이 여전히 천천히 변하는 전압을 의미합니다. 즉, 출력 전압이 원래 시작점에서 위아래로 변동합니다. 제로 드리프트를 억제하는 방법은 일반적으로 다음과 같습니다: 항온 측정 사용; 보정법 (열 구성요소로 확대관의 변화를 상쇄하거나 특성이 같은 확대관으로 차등 확대 회로를 구성함) DC 네거티브 피드백을 사용하여 정적 작업점을 안정시킵니다. 레벨 간에 저항 커플링이나 특별히 설계된 모뎀 DC 증폭기를 사용합니다.

6. 이미 터 추종자

A: 사극 추적기 (사극 추적기 또는 간단히 추종자라고도 함) 는 집합 회로 (아래 그림 A 참조) 입니다. 베이스 극에서 신호를 입력하고 이미 터에서 신호를 출력합니다. 높은 입력 임피던스, 낮은 출력 임피던스, 입력 신호 및 출력 신호 위상과 같은 특징을 가지고 있습니다.

종동륜의 주요 지표 및 계산

1, 입력 임피던스

위 그림 (b) 의 회로에서 터미널 1 및 1' 부터 오른쪽까지의 입력 임피던스는 ri = ui/IB = rbe+(/kloc-0) 입니다

여기서 ReL=Re//RL, rbe 는 트랜지스터의 입력 저항이고 저주파 저전력 튜브의 경우 rbe=300+( 1+β)(26 mv)/(mv) 입니다

위 그림 (B) 의 회로에서 B 및 B 의 터미널에서 오른쪽 입력 임피던스가 Ri=Ui/Ii=Rb//Rio 인 경우 위에서 볼 수 있듯이 추종자의 입력 임피던스는 총 송신 극 회로보다 높습니다 (1+베타)

2. 출력 임피던스

Es=0 을 설정합니다. 위 그림 (c) 에서 e 와 e' 에서 왼쪽까지의 출력 임피던스는 RO = RO/ui = (rbe+rsb)/(1+베타) 입니다. 여기서 ro

3. 전압 증폭 계수

위 그림 (b) 의 등가 회로에 따르면 kv = uo/ui = (1+β)Rel/[rbe+(1+β) rel & gtRbe, Kv= 1, 보통 Kv

4. 전류 증폭 배수

위 그림 (b) 의 해당 회로에 따라 ki = io/ii = (1+β) rsbre/(RS b+ri) (re+rl) 입니다.

여기서 RSB = RS//Rb, RI = RBC+(1+베타) RELO 는 일반적으로 사극 추적기에 전류 및 전력 증폭 기능이 있습니다.

7. 기본 증폭기 회로 유형 (전압 증폭기, 전류 증폭기, 트랜스 컨덕턴스 증폭기 및 트랜스 임피던스 증폭기), 장점과 단점, 특히 차동 구조가 널리 사용되는 이유.

A: 확대 회로의 역할: 확대 회로는 전자 기술에 널리 사용되는 회로 중 하나로, 미약한 입력 신호 (전압, 전류, 전력) 를 무손실 부하로 확대하는 데 필요한 수치입니다.

증폭기 회로 유형: (1) 전압 증폭기: 입력 신호가 작아서 왜곡없이 더 큰 출력 전압이 필요합니다. 작은 신호 증폭기라고도 합니다. (2) 전력 증폭기: 입력 신호가 커서 증폭기가 충분한 전력을 출력하도록 요구하며, 큰 신호 증폭기라고도 합니다.

차동 채널은 이 기능을 갖춘 회로입니다. 회로의 입력은 두 신호의 입력이다. 이 두 신호의 차이는 회로의 유효 입력 신호이고, 회로의 출력은 이 두 입력 신호의 차이의 확대이다. 방해 신호가 있으면 두 입력 신호에 동일한 간섭을 일으킬 수 있다고 상상해 보십시오. 두 가지의 차이를 통해 간섭 신호의 유효 입력은 0 으로, 공통 모드 간섭에 저항하는 목적을 달성한다. (윌리엄 셰익스피어, 간섭, 간섭, 간섭, 간섭, 간섭, 간섭, 간섭)

8. 연산 증폭기로 구성된 더하기, 빼기, 미분, 적분연산의 회로도를 그립니다. 트랜지스터 레벨 연산 증폭기 회로를 그립니다.

동기 회로와 비동기 회로의 차이점은 무엇입니까?

A: 동기 회로는 타이밍 회로 (레지스터 및 다양한 트리거) 와 조합 논리 회로로 구성된 회로로, 모든 작업은 엄격한 클럭 제어 하에 수행됩니다. 이러한 타이밍 회로는 동일한 클럭 CLK 를 공유하며 모든 상태 변경은 시계의 상승 (또는 하강) 에서 수행됩니다. 예를 들어, 상승 지연이 발생하면 D 트리거는 D 측의 수평을 Q 출력으로 전송합니다.

비동기 회로는 주로 주소 디코더, FIFO 또는 RAM 의 읽기 및 쓰기 제어 신호 펄스를 생성하는 조합 논리 회로이지만 타이밍 회로에도 사용됩니다. 이때 통일된 시계가 없어 상태 변화의 순간이 불안정하다. 일반적으로 입력 신호는 회로가 안정된 경우에만 변경됩니다. 즉, 입력 신호 간의 경쟁과 위험을 피하기 위해 한 번에 하나의 입력을 변경할 수 있습니다.

2. 동기식 및 비동기식 논리란 무엇입니까?

대답: 동기화 논리는 시계 사이에 일정한 인과 관계가 있음을 의미합니다. 비동기 논리는 시계 사이에 일정한 인과 관계가 없다는 것이다.

조합 논리 회로 및 타이밍 논리 회로란 무엇입니까?

A: 논리 기능 특성에 따라 디지털 회로는 조합 논리 회로, 타이밍 논리 회로라는 두 가지 범주로 나눌 수 있습니다. 조합 논리 회로의 논리적 기능은 회로의 원래 상태와 관계없이 언제든지 출력이 해당 시점의 입력에 따라 결정된다는 특징이 있습니다. 순차 논리 회로의 논리적 기능은 언제든지 출력이 당시의 입력 신호뿐만 아니라 회로의 원래 상태나 이전 입력과 관련이 있다는 것입니다.

4.' 선과' 논리란 무엇이며 하드웨어 특성에 대한 구체적인 요구 사항은 무엇입니까?

A: 전선과 논리는 두 개의 출력 신호를 연결하여 과 (와) 연결하는 기능입니다. 하드웨어에서는 oc 문 (누출 또는 집전극이 열려 있음) 을 사용해야 합니다. oc 문을 사용하지 않으면 주입 전류가 너무 많아 논리 문이 타 버릴 수 있습니다. 또한 출력 포트에는 인장 저항 (와이어 또는 드롭 저항) 을 추가해야 합니다.

OC 문, 일명 집전극 (열누설 극) 과 비문 회로, 집전극 (열누설 극). 왜 OC gate 를 도입해야 합니까? 실제 사용에서는 두 개 이상의 비 문 출력을 동일한 와이어에 연결하고 이러한 비 문 데이터 (상태 레벨) 를 동일한 와이어로 전송해야 하는 경우가 있습니다. 따라서' 선과 논리' 를 달성하기 위해서는 새로운 비문 회로인 ——OC 문이 필요하다. OC 문은 주로 세 가지 측면에 사용됩니다.

1, 수평 변환 및 구동을 위한 구현 및 비논리 OC 도어 회로 출력관의 집전극이 공중에 떠 있기 때문에 상라 저항 Rp 를 전원 VCC 에 연결해야 합니다. OC 문은 위쪽 저항을 사용하여 높은 레벨을 출력합니다. 또한 출력 핀의 구동 능력을 높이기 위해서는 전력 소비량과 칩의 전류 주입 능력을 줄일 수 있을 만큼 저항 저항을 올리는 선택 원칙이 충분히 커야 합니다. 충분한 구동 전류를 보장하기에 충분히 작아야 합니다.

2. 선과 논리, 즉 2 방향 출력 (2 개 이상 포함) 은 직접 상호 연결되어' and' 의 논리적 기능을 실현할 수 있습니다. 버스 전송과 같은 실제 응용 프로그램에서는 여러 도어 회로의 출력을 병행해야 하지만 TTL 도어 회로의 출력은 직접 평행할 수 없습니다. 그렇지 않으면 이러한 도어 회로의 출력 튜브 사이에 낮은 임피던스로 인해 더 큰 단락 전류 (서지 전류) 가 형성되어 부품이 손상될 수 있습니다. 하드웨어에서는 OC 문이나 3 상태 문 (ST 문) 을 사용하여 수행할 수 있습니다. 선과 OC 문을 실현하려면 동시에 출력 포트에 상향 저항을 추가해야 한다.

3. 3 상태 문 (ST 문) 은 주로 여러 문 출력 공유 데이터 버스에 사용됩니다. 여러 문이 동시에 데이터 버스를 점유하는 것을 방지하기 위해 이러한 문의 en (Energy Sequence) 중 하나만 유효 수평 (예: 고수평) 으로 사용할 수 있습니다. 3 상태 문의 출력은 푸시 풀 저 저항 출력이므로 연결 풀 (부하) 저항이 필요하지 않으므로 스위치 속도가 OC 문보다 빠르며 3 상태 문은 출력 버퍼로 자주 사용됩니다.

5. 설정과 체류 시간이란 무엇입니까?

A: 설정/유지 시간은 입력 신호와 클럭 신호 사이의 테스트 칩 시간 요구 사항입니다. 설정 시간은 트리거 클럭 신호가 상승하기 전에 데이터가 안정화되는 시간입니다. 입력 신호는 시계가 상승하기 전 T 시간에 칩에 도달해야 합니다 (상승이 유효할 경우). 이 T 는 설립 시간입니다. 설정 시간에 도달하지 않으면 데이터는 해당 시계를 통해 트리거에 들어갈 수 없으며 다음 시계의 상승 가장자리만 트리거에 들어갈 수 있습니다.

유지 시간은 트리거의 클럭 신호 상승이 도착한 후 데이터가 안정화되는 시간입니다. Holdtime 이 부족하면 데이터가 트리거를 입력할 수 없습니다.

6. 빌드 시간과 유지 시간의 정의와 클럭 신호가 지연될 때의 변화를 설명합니다.

A: 설정/유지 시간은 입력 신호와 클럭 신호 사이의 테스트 칩 시간 요구 사항입니다. 설정 시간은 트리거 클럭 신호가 상승하기 전에 데이터가 안정화되는 시간입니다. 입력 신호는 시계가 상승하기 전 T 시간 전에 칩에 도달해야 합니다 (상승이 유효한 경우). 이 T 는 설정 시간-설정 시간입니다. 설정된 시간에 도달하지 않으면 데이터는 해당 시계를 통해 트리거에 들어갈 수 없으며, 시계의 다음 상승 가장자리에 있는 경우에만 데이터가 트리거에 들어갈 수 있습니다. 유지 시간은 트리거의 클럭 신호 상승이 도착한 후 데이터가 안정화되는 시간입니다. 유지 시간이 부족하면 데이터를 트리거에 입력할 수 없습니다.

시간과 유지 시간을 설정합니다. 설정 시간은 데이터 신호가 클럭 가장자리를 따라 변하지 않는 시간입니다. 유지 시간은 시계가 변환된 후 데이터 신호가 그대로 유지되어야 하는 시간입니다. 설정 및 유지 시간이 충족되지 않으면 DFF 가 데이터를 제대로 샘플링하지 못하고 불안정한 상태가 발생합니다. 데이터 신호가 클록 가장자리에서 트리거되기 전과 후에 설정 및 유지 시간보다 오래 지속되는 경우 초과 부분을 각각 설정 시간 여유 및 유지 시간 여유라고 합니다.

7. 경쟁과 모험의 현상은 무엇입니까? 어떻게 판단합니까? 어떻게 제거합니까?

A: 조합 논리에서는 한 문의 입력 신호 경로가 서로 다른 지연을 겪었기 때문에 해당 문에 도착하는 시간이 일치하지 않습니다. 이를 경쟁이라고 합니다. 거스러미가 생기는 것을 모험이라고 한다. 부울 표현식에 반대 신호가 있으면 경쟁과 모험이 나타날 수 있다. 해결 방법: 하나는 부울 상쇄 항목을 늘리고, 다른 하나는 칩 외부에 콘덴서를 추가하는 것입니다. D 트리거, 그레코드 카운터, 동기 회로 등 우수한 설계 방안을 사용하면 없앨 수 있다.

8. 당신은 그 일반적인 논리적 수준을 알고 있습니까? TTL 과 COMS 레벨을 직접 상호 연결할 수 있습니까?

답: 일반적인 논리적 레벨: 12V, 5V, 3.3V；; TTL 은 0.3-3.6V 사이에 있고 CMOS 는 12V-5V 사이에 있기 때문에 TTL 과 CMOS 는 직접 상호 연결할 수 없습니다. CMOS 출력은 TTL 과 직접 상호 연결할 수 있습니다. CMOS 에 연결된 TTL 은 5V 또는 12V 를 연결하기 위해 출력 포트에 당김 저항을 추가해야 합니다.

Cmos 의 최고 및 최저 수준은 Vih & gt=0.7VDD, Vil<= 0.3VDDVoh & gt=0.9VDD, 볼륨 & lt=0. 1VDD 입니다 =2.0v, vil< = 0.8 voh> = 2.4v, Vol & lt=0.4v 입니다.

Ttl 은 CMOS 로 직접 구동할 수 있습니다. 인장 저항을 추가하면 Ttl 이 CMOS 를 구동할 수 있습니다.

9. 준 안정 상태를 어떻게 해결합니까?

A: 안정성이란 트리거가 지정된 기간 동안 확인할 수 없는 상태를 말합니다. 트리거가 준 안정 상태에 들어가면 셀의 출력 수평을 예측할 수 없으며 출력이 올바른 레벨에서 안정될 때를 예측할 수 없습니다. 이 안정 기간 동안 트리거가 중간 레벨을 출력하거나 진동할 수 있습니다. 이 쓸모없는 출력 레벨은 신호 채널에서 트리거를 따라 계단식으로 배열할 수 있습니다.

솔루션:

1 시스템 클럭 주파수 감소

2 반응이 빠른 FF 를 사용한다.

3 준 안정 전파를 방지하기위한 동기화 메커니즘 도입

4. 클럭 품질을 높이고 변두리 변화가 빠른 클럭 신호를 사용합니다.

관건은 부품이 더 좋은 공예를 채택했고, 클럭 주기가 넉넉하다는 것이다.

10. 집적 회로 설계에서 동기식 리셋과 비동기식 리셋의 차이점.

A: 동기화 재설정은 재설정 신호가 유효하고 지정된 시계가 도착할 때만 트리거가 재설정되는 것을 의미합니다. 즉, 리셋 신호가 유효하더라도 클럭 펄스 가장자리가 도착하지 않으면 트리거가 재설정되지 않습니다. 비동기 재설정은 다릅니다. 리셋 신호가 유효하면 트리거가 즉시 재설정됩니다.

비동기 재설정은 재설정 신호가 높아야 하며 거스러미가 없어야 합니다. 시계와의 관계가 불확실하다면, 안정성도 나타날 수 있다.

1 1 의 특징. 무어와 메리상태 기계.

A: 두 가지 일반적인 상태 머신은 Moore 상태 머신과 Mealy 상태 머신입니다. 무어 유한 상태 기계의 출력은 현재 상태와만 관련이 있으며 입력 신호의 현재 값과 관련이 없습니다. 이것은 엄격한 상태 함수입니다. 클럭 펄스의 유효 가장자리 뒤의 제한된 수의 문이 지연된 후 출력이 안정된 값에 도달합니다. 입력 신호가 클럭 주기 동안 변경되더라도 출력은 안정적입니다. 시계열에서 무어 상태 머신은 동기 출력 상태 머신에 속합니다. 무어 유한 상태 기계의 가장 중요한 특징은 입출력 신호를 격리하는 것이다.

Mealy 상태 시스템의 출력은 현재 상태와 모든 입력 함수이며 입력 변경에 따라 언제든지 변경됩니다. 시간순으로 볼 때, Mealy 상태 머신은 비동기 출력 상태 기계에 속하며 시계에 의존하지 않습니다.

14. 다중 도메인 설계에서 시간 도메인 간 신호를 어떻게 처리합니까? "남산의 다리"

서로 다른 클럭 도메인 간의 신호 통신을 동기화해야 합니다. 이렇게 하면 새 클럭 도메인의 첫 번째 수준 트리거에 대한 준 안정 신호가 하위 논리에 영향을 주지 않습니다. 단일 제어 신호의 경우 수평, 가장자리 감지, 펄스 등의 2 단계 동기화 프로그램을 사용할 수 있으며, 다중 비트 신호의 경우 FIFO, 듀얼 포트 RAM, 핸드쉐이킹 신호 등을 사용할 수 있습니다. 시간 도메인 간 신호는 동기화 프로그램에 의해 동기화되어야합니다. 준 안정 전파를 방지하다. 예를 들어, 클럭 도메인 1 의 신호를 클럭 도메인 2 로 전송하려는 경우 해당 신호는 클럭 도메인 2 의 동기화된 후에만 클럭 도메인 2 로 들어갈 수 있습니다. 동기화 프로그램은 클록 도메인 2 의 클럭인 2 단계 D 트리거입니다. 이는 클럭 도메인 1 의 이 신호가 클럭 도메인 2 의 트리거 설정 및 유지 시간을 충족하지 못할 수 있기 때문입니다. 안정성은 비동기적이다, 왜냐하면 그것들 사이에는 필연적인 관계가 없기 때문이다. 이는 안정적 확산을 막을 수 있을 뿐, 들어오는 데이터의 정확성을 보장할 수는 없다. 따라서 일반적으로 제어 신호나 주소와 같은 몇 개의 디지털 신호만 동기화됩니다. 주소가 동기화될 때 주소는 일반적으로 그레이 코드를 사용합니다. 왜냐하면 그레이 코드는 한 번에 한 명만 변경되기 때문입니다. 한 번에 하나의 싱크로 나이저 만 작동하므로 오류 확률을 낮출 수 있습니다. 예를 들어 비동기 FIFO 설계에서 읽기 및 쓰기 주소의 크기를 비교할 때 이 방법을 사용합니다. 두 클럭 도메인 간에 대량의 데이터를 전송할 경우 비동기 FIFO 를 사용하여 문제를 해결할 수 있습니다.

15. reg 설정, 유지 시간, 중간 조합 논리의 지연 범위를 찾습니다. "필립스-대당 필기시험"

지연< 기간-설정-보류

16, 클럭 주기 t, 레지스터에서 트리거 D 1 출력까지의 최대 시간은 T 1max, 최소 시간은 T 1min 입니다. 조합 논리 회로의 최대 지연은 T2max 이고 최소 지연은 T2min 입니다. 트리거 D2 의 설정 시간 T3 및 유지 시간은 어떤 조건을 충족해야 합니까? (화웨이)

T3 설치 및 gtt+t2max, T3hold & gtt 1 분 +2 분

17, tsetup, tdelay, tck->; Q 와 시계의 지연은 최대 시계를 결정하는 요소를 쓰고 표현식을 제공합니다. (VIA 2003. 1 1.06 상하이 필기 시험)

T+TCL k dealy > Tsetup+TCO+tdelay;

Thold & gttclk delay+Tco+t delay； t delay;

18, 정적 및 동적 타이밍 시뮬레이션의 장단점에 대해 이야기합니다. (VIA 2003 438+0.06 상하이 필기 시험)

정적 타이밍 분석은 전체 회로의 모든 타이밍 경로를 추출하고, 이러한 경로에 대한 신호 전파 지연을 계산하고, 신호 설정 및 유지 시간이 타이밍 요구 사항을 충족하는지 확인합니다. 최대 경로 지연 및 최소 경로 지연을 분석하여 타이밍 제약 조건을 위반하는 오류를 찾습니다. 입력 벡터가 없는 모든 경로를 소진할 수 있으며, 실행 속도가 매우 빠르며 메모리 사용량도 적습니다. 칩 설계의 타이밍 기능을 전면적으로 점검할 수 있을 뿐만 아니라 타이밍 분석 결과를 사용하여 설계를 최적화할 수 있으므로 정적 타이밍 분석은 디지털 집적 회로 설계의 검증에 점점 더 많이 사용되고 있습니다. 동적 타이밍 시뮬레이션은 문 수준 네트워크 테이블의 각 경로를 덮는 전체 테스트 벡터를 생성할 수 없기 때문에 일반적인 시뮬레이션입니다. 따라서 동적 타이밍 분석에서는 일부 경로에 존재할 수 있는 타이밍 문제를 노출할 수 없습니다.

19, 4 급 뮤x, 여기서 2 차 신호는 핵심 신호입니다. 어떻게 타이밍을 높일 수 있습니까? (VIA 2003.6438+0 1.06 상하이 필기시험)

중요: 두 번째 레벨 신호를 마지막 레벨 출력에 배치하고 슬라이스 선택 신호를 수정하여 우선 순위가 수정되지 않도록 합니다.

20. 문급도를 준 다음 각 문의 전송 지연을 주고, 주요 경로가 무엇인지 물어보고, 입력을 하면 출력이 주요 경로에 따라 달라집니다. (알 수 없음)

2 1, 디지털 회로는 논리, 타이밍 (동기식 비동기 차이), 여러 트리거 (차이, 이점), 전체 가산기 등에 대한 카노그래프 단순화입니다. (알 수 없음)

22. 카노도는 논리 표현식을 작성합니다. (VIA 2003.5438+0 1.06 상하이 필기 시험 문제)

23. f 단순화 (a, b, c, d) = m (1, 3, 4, 5, 10,1

카노그래프 단순화: 보통 네 가지 입력, 00 0111110 순서를 기억하세요.

0 1 3 2

4 5 7 6

12131514

8 9 1 1 10

24, CMOS 인버터의 구조도, 레이아웃 및 P-트랩 프로세스의 횡단면을 제공하십시오. 전달 커브 (Vout-Vin) 를 그리고 전달 커브 세그먼트의 PMOS 및 NMOS 작업 영역을 설명합니까? (via 테스트 회로 설계-베이징 -03. 1 1.09)

25, 상승 및 하강 시간 균형을 이루는 CMOS 인버터의 경우 PMOS 및 NMOS 의 채널 폭 비율을 정의하고 설명하십시오.

26. 왜 표준 인버터의 P 튜브의 가로세로비가 N 관보다 더 큽니까? "돌란 마이크로일렉트로닉스"

유류자와 관련된 P 관은 공혈 전도이고, N 관은 전자전도이며, 전자의 이동률은 공혈보다 크다. 같은 전기장에서 N 관의 전류는 P 관의 전류보다 크다. 따라서 P 튜브의 가로세로비를 증가시켜 대칭을 이루도록 해야 한다. P 관의 상승 시간과 하강 시간이 같고, 고저평의 소음 허용 한도는 같고, 충전 방전 시간은 같다.

27. mos 튜브를 사용하여 이중 입력 및 비 문을 만듭니다. "양지전자필기시험"

Cmos 2 입력 및 문의 트랜지스터 수준 구조도를 그리고 출력 상승에 더 빨리 반응하는 입력을 설명하십시오. (지연 시간 단축). (회로 설계-베이징 -03. 1 1.09)

29. 비, 비, 비 기호, 진리표 및 트랜지스터 레벨 회로를 그립니다. "영비릉 필기시험"

30. CMOS 의 그림을 그리고 2 선 mux 문 (VIA 2003. 1 1.06 상하이 필기시험) 을 그립니다.

3 1, 대체 mux 및 inv 와 XOR 연산. "필립스-대당 필기시험"

A, b;

출력 c;

할당 c=a? (~ b): (b);

32. Y = A * B+C 의 CMOS 회로 다이어그램 그리기 (코광 테스트)

33. 논리와 CMOS 회로로 ab+cd 구현 (필립스-대당 필기시험)

34. CMOS 회로의 트랜지스터 레벨 회로 다이어그램을 그려 Y=A*B+C(D+E) 를 구현합니다. (Shilan Microelectronics) 먼저 COMS 회로도를 그려 주어진 논리 표현식을 구현합니다.

35.F(x, y, z)=xz+yz' 입니다. (알 수 없음)

X, y 는 4 중 1 의 데이터 선택 입력이고, 4 개의 데이터 입력은 각각 z 또는 z 의 역수, 0, 1 입니다.

36. 문과 비문의 수가 가장 적은 표현식 f = xxxx+xxxx+xxxx (실제로는 단순화) 를 제공합니다.

최소 항목의 합계로 ~ (~ (a * b) * (~ (c * d)) = ab+CD 를 누릅니다.