본 발명은 기본적으로 심층급 도핑제가 없는 반절연 SiC 라이닝을 사용하는 SiC MESFET 을 공개했다. 반절연 라이닝을 사용하면 MESFETs 에서 등그리드 효과를 줄일 수 있습니다. 또한 두 개의 홈이 있는 게이트 구조가 있는 SiC MESFETs 도 제공됩니다. 선택적 도핑 P 형 버퍼층이 있는 MESFETs 도 제공됩니다. 이 버퍼층의 활용은 기존 P 형 버퍼층이 있는 SiC MESFETs 의 출력 컨덕턴스의 3 분의 1 로 줄어들고 3db 의 전력 증가를 생성할 수 있습니다. 또한 P 형 버퍼층에 접지 접촉을 제공할 수 있습니다. 이 버퍼층은 두 가지 유형의 P 형 레이어로 형성될 수 있습니다. 이 두 가지 유형의 P 형 레이어에는 라이닝에 형성된 높은 도핑 농도가 있는 레이어가 있습니다. 본 발명 구현 사례에 따른 SiC MESFETs 도 크롬을 쇼트키 게이트 재료로 사용할 수 있습니다. 또한 산화물-질화물-산화물 (ONO) 둔화층은 SiCMESFETs 에서 표면 효과를 낮추는 데 사용할 수 있습니다. 마찬가지로, 소스 극과 누설 오믹 접촉은 N 형 배수로 층에서 직접 형성될 수 있으므로 n+ 영역을 제조할 필요가 없으며 해당 제조와 관련된 단계를 제조 프로세스에서 제거할 수 있습니다. 본 발명은 또한 SiC mesfet 을 제조하는 방법, SiC mesfet 을 위한 게이트 구조와 둔화층을 공개했다.

특허 주권 조항

클레임 1. 기본적으로 심층급 도핑제가 없는 반절연 탄화 실리콘 라이닝을 포함한 금속 반도체 전계 효과 트랜지스터; 기판상의 n 형 전도성 탄화 규소의 n 형 에피 택셜 층; N 형 에피 택셜 층의 옴 접촉은 각각 소스 영역과 누설 영역을 제한합니다. 또한 N 형 외연층에서의 쇼트 키 금속 접촉은 옴접촉 사이에 위치하며 따라서 소스 영역과 누설 영역 사이에 위치하여 쇼트 키 금속 접촉에 바이어스를 적용할 때 N 형 외연층의 소스 영역과 누출 영역 사이에 활성 도랑을 형성합니다.