특허 요약에 따르면 이 신청서에는 여러 개의 하위 칩 스택 장치를 동일한 마스터 칩 스택 장치에 안정적으로 결합하는 문제를 해결하기 위한 전자 기술 분야가 포함되어 있습니다.
특허 문서에 따르면 칩 스택 패키지 구조는 다음과 같습니다.
마스터 칩 스택 장치에는 여러 개의 절연이 있고 간격이 첫 번째 표면에 배열된 주 핀이 있습니다.
첫 번째 표면에 설정된 첫 번째 결합 레이어; 첫 번째 접착층에는 여러 개의 절연되고 간격이 정렬된 결합 부품이 포함됩니다.
여러 결합 부품 각각은 하나 이상의 결합부, 두 개의 결합부 절연 설정, 두 결합부의 횡단면 곱이 동일합니다. 여러 키 결합 요소는 각각 여러 주 핀과 결합됩니다.
주 칩 스택 장치의 한쪽에서 멀리 떨어진 첫 번째 접합 레이어의 표면에 설정된 다중 하위 칩 스택 장치
하위 칩 스택 유닛에는 여러 개의 절연되고 간격이 있는 마이크로볼록이 있습니다. 여러 개의 미세 볼록 블록 각각은 여러 접합 조립품 중 하나에 결합됩니다.