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- Verilog 의 시스템 함수 time 을 합성에 적용할 수 없는 이유는 무엇입니까?
Verilog 의 시스템 함수 time 을 합성에 적용할 수 없는 이유는 무엇입니까?
시간을 시뮬레이션할 때, 그 기능은 컴퓨터 자체의 소프트웨어 자원과 하드웨어 자원에 의해 제공되는 것이지, 네가 설계한 것이 아니기 때문이다. (알버트 아인슈타인, 컴퓨터명언) 통합할 때는 전체 컴퓨터를 통합할 수 없습니다.
이것은 초보자가 가장 이해하기 어려운 것이다.
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