삼성은 재무제표에 "세계 최초로 GAA3NM 기술을 대량 생산함으로써 기술 리더십을 강화했다" 고 썼다. (GAA 프로세스 기술의 선두적 지위를 유지함으로써 시장 성장을 능가하고, 향후 투자를 보장하고, 선진 프로세스의 생산량과 점유율을 높이기 위한 가격 전략을 채택합니다.)
삼성의 3GAE 공예 기술은 GAA 트랜지스터를 사용한 최초의 공예로 삼성 당국은 이를 다교 도랑 전계 효과 트랜지스터 (MBCFET) 라고 부른다.
삼성은 약 3 년 전 3GAE 와 3G 3GAP 노드를 공식 출시했다. 삼성은 이 공정이 30% 의 성능 향상, 50% 의 전력 소비 감소, 최대 80% 의 트랜지스터 밀도 (논리와 SRAM 트랜지스터의 혼합 포함) 를 실현할 것이라고 밝혔다. 하지만 삼성의 성능과 전력 소비의 실제 결합 효과는 아직 지켜볼 필요가 있다.
이론적으로 GAAFET 은 현재 사용 중인 FinFET 에 비해 많은 장점을 가지고 있다. GAA 트랜지스터에서 도랑은 수평이며 격자로 둘러싸여 있다. GAA 도랑은 외연과 선택적 재료 제거를 사용하여 형성되므로 디자이너는 트랜지스터 도랑의 폭을 조정하여 트랜지스터 도랑을 정확하게 조정할 수 있습니다. 더 넓은 채널을 통한 고성능, 더 좁은 채널을 통한 저전력 소비. 이러한 정확도는 트랜지스터 누설 전류 (즉, 전력 소비량 감소) 와 트랜지스터 성능의 가변성 (모든 것이 정상이라고 가정) 을 크게 감소시켜 더 빠른 제품 배송 시간, 출시 시간 및 더 높은 생산량을 의미합니다. 또한 Applied Materials 의 최근 보고서에 따르면 GAAFET 은 배터리 면적을 20 ~ 30% 줄일 것으로 예상됩니다.
응용에 대해 말하자면, 최근 도입된 게이트 산화물 적층을 형성하는 고진공 시스템 IMS (통합 재료 솔루션) 시스템은 GAA 트랜지스터 제조의 주요 과제, 즉 도랑 사이의 매우 얇은 공간과 퇴적 폴리실리콘의 필요성을 해결하기 위한 것이다. 단시간 내에 도랑 주위에 게이트 산화층과 금속 울타리가 겹겹이 형성된다. 응용 재료 회사의 새로운 AMS 도구는 원자 층 퇴적 (ALD), 열 단계 및 플라즈마 처리 단계를 사용하여 두께가 1.5 에 불과한 게이트 산화층을 퇴적할 수 있습니다. 고도로 통합된 기계는 또한 필요한 모든 측정 단계를 수행합니다.
삼성의 3GAE 는 삼성LSI (삼성의 칩 개발부) 와 가능한 한두 개의 SF 의 다른 알파 고객이 주로 사용하는' 조기' 3nm 제조 기술이다. 삼성의 LSI 와 SF 의 다른 초기 고객들은 칩을 대량으로 제조하는 경향이 있으며, 이러한 제품의 생산량과 성능이 기대에 부합하는 한 3GAE 기술이 광범위하게 적용될 것으로 예상됩니다.
새로운 트랜지스터 구조로 전환하는 것은 일반적으로 새로운 제조 공정과 새로운 도구를 포함하기 때문에 위험합니다. 또 다른 과제는 모든 새 노드에 의해 도입되고 새로운 EDA (electronic design automation) 소프트웨어에 의해 해결되는 새로운 레이아웃 방법, 레이아웃 계획 규칙 및 케이블 연결 규칙입니다. 마지막으로 칩 디자이너는 새로운 IP 를 개발해야 하는데 비용이 많이 든다.
외신: 삼성 3nm 수율은 20% 에 불과하다
외신 Phonearena 에 따르면 삼성대 공장은 거대 타이완 반도체 매뉴팩처링 다음으로 세계에서 두 번째로 큰 독립대 공장이라고 한다. 삼성이 직접 설계한 Exynos 칩을 만드는 것 외에도 삼성은 공장 고객을 대표하는 고통 등 제 3 자 회사가 제출한 디자인에 따라 칩을 만드는 것이다.
드래곤 865 앱 프로세서 (AP) 는 타이완 반도체 매뉴팩처링 회사가 7 나노미터 공정 노드를 사용하여 제조한 것이다. 5nm Primus Long 888 칩셋에서 고통은 삼성으로 돌아와 한국 대공장에서 4nm Primus Long 8 Gen 1 을 계속 생산하고 있습니다. 현재 삼성, 샤오미, 모토로라가 만든 하이엔드 안드로이드 폰에 동력을 공급하는 앱이다.
그러나 2 월에는 삼성 대공이 4nm 공정노드에서 수율이 35% 에 불과하다는 소식이 전해졌다. 즉, 웨이퍼에서 잘라낸 칩의 35% 만이 품질 관리를 통과할 수 있다는 뜻입니다. 반면, 타이완 반도체 매뉴팩처링 (WHO) 는 4나노미터 드래곤 8 Gen 1 Plus 를 생산할 때 70% 의 생산률을 달성했다. 모든 조건이 같은 상황에서 타이완 반도체 매뉴팩처링 생산은 삼성 동기의 두 배라는 얘기다.
이에 따라 타이완 반도체 매뉴팩처링 (WHO) 는 결국 고통 () 의 주문서를 받아 나머지 드래곤 8 Gen 1 칩셋과 드래곤 8 Gen 1 Plus SoC 를 구축했다. 또한 타이완 반도체 매뉴팩처링 (WHO) 가 3나노미터 드래곤 8 Gen 2 를 제조할 수 있는 허가를 받는다고 가정했습니다. 설령 고통에서 타이완 반도체 매뉴팩처링 프리미엄을 지불해야 한다고 해도 해당 칩셋의 독점 제조업체가 단기간에 충분한 칩을 만들 수 있습니다.
삼성은 최근 생산량이 계속 증가하고 있다고 밝혔지만, Business Post 의 한 보고서에 따르면 삼성 3nm 프로세스 노드의 생산량은 여전히 회사의 목표보다 훨씬 낮다고 한다. 삼성대 공장의 전순환게이트 (GAA) 트랜지스터 아키텍처가 처음으로 3 nm 노드를 도입해 타이완 반도체 매뉴팩처링 선두를 달리고 있지만 (타이완 반도체 매뉴팩처링 2 nm 노드 GAA 아키텍처 도입 예정), 삼성대 공장의 초기 3 nm 생산의 수율은 10% 에서 20% 범위 내에 있다.
삼성이 높여야 할 매우 낮은 수율일 뿐만 아니라 피자미가 4nm 드래곤 8 Gen 1 에서 경험한 35% 의 가능성도 더 떨어진다.
Wccftech 에 따르면 삼성이 내년부터 고객에게 출하될 첫 번째 3nm GAA 칩셋' 성능버전' 은 사실상 새로운 내부 Exynos 칩일 것으로 보인다. 삼성은 스마트폰을 위한 새로운 Exynos 칩을 개발해 왔지만, 이 단계에서 3NGAA 공정 노드를 사용하여 제조할지 여부는 아직 밝혀지지 않은 것으로 알려졌다.
타이완 반도체 매뉴팩처링 삼성은 곧 새로운 도전자를 갖게 될 것이다. 왜냐하면 인텔은 2024 년 말 업계의 공예 선두 자리를 인수하는 것을 목표로 하고 있기 때문이다. 그것은 또한 더 진보된 극자외선 (EUV) 마스크 조준기를 먼저 얻었다.
2 세대 EUV 기계를 높은 NA 또는 높은 숫자 구멍 지름이라고 합니다. 현재 EUV 기계의 NA 는 0.33 이지만 새 기계의 NA 는 0.55 입니다. NA 가 높을수록 칩에 에칭된 회로 패턴의 해상도가 높습니다. 이는 칩 디자이너와 세대 공장에서 현재 집적 회로에 사용되는 수십억 트랜지스터보다 더 많은 트랜지스터를 포함하는 새로운 칩셋을 만드는 데 도움이 될 것입니다.
이는 또한 대공장이 EUV 기계를 통해 칩을 다시 한 번 칩에 추가 기능을 추가하는 것을 막을 것이다. 아스맥에 따르면 2 세대 EUV 기계가 생성하는 더 높은 해상도 패턴은 더 높은 해상도를 제공하여 칩 특징을 1.7 배 줄이고 칩 밀도를 2.9 배 높인다.
먼저 이 기계를 인수함으로써 인텔은 타이완 반도체 매뉴팩처링 삼성으로부터 선두 자리를 탈환하는 과정에서 큰 걸음을 내디뎠다.
타이완 반도체 매뉴팩처링 3 나노 생산 시간 노출
타이완 반도체 매뉴팩처링 () 와 삼성 () 이 정원대 공장 상위 3 위 경쟁에서 3 nm 에서 치열한 전투를 벌여 글로벌 반도체 업계의 이목을 끌고 있다고 대만 매체' 연합보' 에 따르면. 개발 진도 지연으로 애플의 차세대 프로세서는 올해도 타이완 반도체 매뉴팩처링 3 nm 과 5 nm 보강판 N4P 를 이용해 최근 획기적인 발전을 이뤘던 것으로 조사됐다. 타이완 반도체 매뉴팩처링 (WHO) 는 올해 제 2 판 3 나노공예 N3B 를 선용하기로 결정했고, 지난 8 월 신죽 12 공장 R&D 센터 8 기 코난 18 공장 P5 공장에서 동시 슬라이드를 실시해 삼성의 울타리 (GAA) 공정에 대한 FinFET 구조를 본격적으로 채택하기로 했다.
타이완 반도체 매뉴팩처링 (WHO) 에 따르면 이 회사의 3 나노미터 (N3) 공정 기술은 5 나노미터 (N5) 공정 기술에 이어 또 한 세대 공예가 될 것으로 알려졌다. N3 공정 기술이 도입되면 업계 최고의 PPA 및 트랜지스터 기술을 갖춘 업계 최고의 공정 기술이 될 것입니다. N3 공정 기술의 논리적 밀도는 N5 공정 기술에 비해 약 70% 정도 높아지고, 같은 전력 소비에서 속도가 10- 15% 증가하거나 같은 속도에서 전력 소비량이 25-30% 감소합니다. N3 공예 기술의 발전 과정은 기대에 부합하고 진전이 양호하다. 앞으로 이동 통신 및 고성능 컴퓨팅 애플리케이션을 지원할 수 있는 완벽한 플랫폼을 제공할 예정입니다. 202 1 이 예상되며 고객 제품 배치를 받게 됩니다. 또 2022 년 하반기부터 양산이 시작될 것으로 전망된다.
앞서 언급했듯이 웨이퍼 공장 18 은 타이완 반도체 매뉴팩처링 3 나노미터의 주요 생산공장이 될 것이다. 자료에 따르면 타이완 반도체 매뉴팩처링 코난의 Fab 18 이 현재 확장의 중점이다. P 1 P4 에는 4 개의 5nm 및 4nm 공장, P5 P8 에는 4 개의 3nm 공장, P 1 P3 에는 Fab 18A 가 생산되고 있습니다. P6 P4 에 위치한 Fab 18B 공장의 경우 생산 라인이 완료되었습니다.
칩 디자인 회사가 아직' 철자능력' 에 있을 때, 수정원 제조 분야는 또 다른 광경이었다. 웨이퍼 제조사에게 지금 더 중요한 것은 3nm 의 돌파구이다. 먼저 3nm 을 양산하는 사람은 미래 웨이퍼 제조업의 제고점을 차지하며 AMD, NVIDIA 등 칩 거물의 제품 로드맵에도 영향을 미친다.
3nm 노드에서 현재 맞설 수 있는 것은 타이완 반도체 매뉴팩처링 삼성뿐이지만, 인텔도 선진 제조 공예에 힘쓰고 있는 것이 분명하다. 하지만 최근 소식으로 볼 때, 타이완 반도체 매뉴팩처링 삼성과 삼성은 3nm 양산 모두 상당히 울퉁불퉁하다. Gartner 분석가 Samuel Wang 은 3nm 기울기가 이전 노드보다 더 오래 걸릴 것이라고 말했다.
최근 반도체 업계 소식통을 인용한 보고서에 따르면 타이완 반도체 매뉴팩처링 (WHO) 는 3 나노 공예 생산량 방면에 어려움이 있는 것으로 알려졌다. 소식원 보고의 핵심 소문은 타이완 반도체 매뉴팩처링 발견이 FinFET 공정에서 만족스러운 생산량을 달성하기 어렵다는 것이다. 그러나 지금까지 타이완 반도체 매뉴팩처링 (WHO) 는 N3 의 지연을 공개적으로 인정하지 않고 오히려' 좋은 진전을 이루고 있다' 고 주장했다.
우리 모두 알고 있듯이 타이완 반도체 매뉴팩처링 3nm 은 트랜지스터에 FinFET 구조를 사용합니다. FinFET 은 3 차원 구조를 사용하여 회로 게이트의 접촉 면적을 증가시켜 회로를 더욱 안정적으로 만들고 반도체 제조 공정의 지속적인 소형화 목표를 달성했습니다. 실제로 3nm 을 걷는 FinFET 트랜지스터는 어느 정도 한계이고, 그런 다음 프로세스 소형화로 인한 전류 제어 누출 등 물리적 한계 문제가 발생하고, 타이완 반도체 매뉴팩처링 역시 이를 선택합니다. 많은 생산 도구를 바꾸지 않고도 우수한 비용 구조를 가질 수 있기 때문입니다. 특히 고객의 경우, 너무 많은 설계 변경 없이 생산 비용을 절감할 수 있습니다. 윈윈이라고 할 수 있습니다.
앞서 발표한 자료에 따르면 타이완 반도체 매뉴팩처링 3nm 칩의 논리적 밀도는 5nm 칩에 비해 75%, 효율성 향상 15%, 전력 소비량 30% 감소한다. 타이완 반도체 매뉴팩처링 3nm 공정은 이미 202 1 년 3 월부터 위험시험 생산을 시작하여 소량으로 납품한 것으로 알려졌다. 상업화 생산은 2022 년 하반기부터 시작될 예정이다.
공장의 관점에서 볼 때, 중국 대만성 코난 18 공장 4-6 기는 타이완 반도체 매뉴팩처링 3nm 양산기지이다. 고객의 경우 위에서 알 수 있듯이 인텔, 애플, 고통은 모두 타이완 반도체 매뉴팩처링 (Intel, Apple, Gaotong) 를 선택했습니다. 모건스탠리 애널리스트 진찰리는 최근 타이완 반도체 매뉴팩처링 2023 년 3 나노 칩 대행 시장이 거의 독점권에 있으며 시장 점유율이 100% 에 육박한다고 보고했다.
타이완 반도체 매뉴팩처링 수율 문제와 달리 삼성이 3nm 에서 어려운 점은 3 nm GAA 공정특허 IP 수가 뒤처진다는 점이다. 한국 언론에 따르면 삼성은 3 nm GAA 공예 관련 특허 부족에 대해 불안했다.
삼성은 트랜지스터 방면에서 전 게이트 (GAA) 트랜지스터 아키텍처를 채택했다. 타이완 반도체 매뉴팩처링 FinFET 트랜지스터보다 GAA 기반 3nm 공정 비용이 더 많이 들지만, 성능 면에서는 GAA 아키텍처 기반 트랜지스터가 FinFET 보다 더 나은 정전기 특성을 제공하고 특정 그리드 폭 요구 사항을 충족할 수 있습니다. 같은 공예에서 GAA 구조를 사용하면 칩 크기를 더 작게 만들 수 있다는 것을 알 수 있다.
평면 트랜지스터, 핀 fet 및 GAA FET
삼성의 3nm GAA 기술은 5nm 제조 공정에 비해 논리적 면적 효율이 35% 이상 높아져 전력 소비량이 50% 감소하고 성능이 약 30% 향상되었습니다. 삼성 당국은 지난해 6 월 3nm 공정 기술이 이미 성공했다고 발표했다. 한편 삼성은 2022 년 이전 버전의 3nm GAA 를 출시할 예정이며, 그' 성능판' 은 2023 년에 출하될 것이라고 발표했다.
현재 공장 측에서는 삼성이 미국에 6543 억 8+07 억 달러를 투자하여 3nm 칩 생산 라인을 건설할 수 있다는 보도가 나왔다. 고객 측에서는 삼성이 구체적으로 밝히지 않았지만, 고통, AMD 및 기타 타이완 반도체 매뉴팩처링 헤비급 고객은 삼성의 3NM 공예 도입에 관심이 있는 것으로 알려졌다. 그러나, 앞서 언급한 한국 언론 보도에 따르면 고통은 이미 3 나노 AP 프로세서의 OEM 주문서를 타이완 반도체 매뉴팩처링 측에 넘겼기 때문에 삼성의 3 나노 고객은 여전히 수수께끼로 남아 있다.
지난해 팻 킬싱거가 인텔 CEO 로 취임한 후 OEM 분야에서 물을 시험했던 IDM 거물들이 이 시장으로 돌아왔다. 동시에 그들은 원대한 포부를 제기했다.
지난 달 18 투자자 회의에서 인텔 CEO 팻 킬싱거는 인텔의 2nm 공정이 2024 년 상반기에 양산될 예정이라고 다시 한 번 강조했다. 이는 타이완 반도체 매뉴팩처링 이전보다 2 년 후 웨이퍼 대행 업무와 타이완 반도체 매뉴팩처링 경쟁이 더욱 치열해질 것이라는 의미다.
인텔은 3nm 공정을 과도하게 공개하지 않았지만, Digitimes 의 작년 연구는 타이완 반도체 매뉴팩처링 삼성 인텔 IBM 이 같은 이름을 가진 반도체 프로세스 노드의 트랜지스터 밀도를 분석하고 10nm, 7nm, 5nm, 3nm 및 2nm 에서 각 회사의 트랜지스터 밀도를 비교했습니다.
공장 방면에서 인텔은 유럽에 800 억 유로를 투자하여 공장을 건설할 것이라고 강조했다. 인텔 독일 책임자인 크리스틴 Eisen Schmid 는 인터뷰에서 유럽에서 2nm 을 생산하거나 더 작은 칩을 보급할 것이라고 밝혔다. 인텔은 향후 선진 기술 경쟁에서 뒤처지지 않도록 2nm 을 유럽 생산능력 확대의 중요한 관건으로 보고 있습니다.
일반적으로, 3nm 의 노드에서, 타이완 반도체 매뉴팩처링, 삼성, 인텔 누가 최종 승자가 될 것입니다, 그것은 단지 시간을 판단 하는 데 사용할 수 있습니다, 하지만 현재의 상황에서, 타이완 반도체 매뉴팩처링 조금 더 좋을 수 있습니다.
3nm 는 무어의 법칙의 물리적 한계에 도달했습니다. 미래는 어떻게 발전해야 하는가? 이것은 이미 전 세계 연구원들이 시급히 해결해야 할 문제가 되었다. 현재 연구원들은 대부분 트랜지스터 공예와 재료 방면에서 문제 해결 방법을 찾으려고 시도하고 있다.
삼성이 3nm 공정에서 사용하는 위에서 언급한 GAA 트랜지스터는 3nm 이후 좋은 선택이다. GAA 는 도랑 주변에 게이트를 설계하여 누수 전압을 낮추고 도랑에 대한 제어를 높임으로써 프로세스 노드를 줄이는 데 중요한 역할을 합니다. 보도에 따르면, 타이완 반도체 매뉴팩처링 역시 2 나노 공정에서 비소화 트랜지스터를 사용할 것이라고 한다.
나노선은 지름이 나노 크기의 나노 구조이다. 나노 와이어 기술의 기본적인 매력 중 하나는 효과적인 1 차원 구조로 인한 높은 전자 이동률을 포함하여 강력한 전기적 특성을 나타낸다는 것입니다.
최근 HZDR 의 연구원들은 실험을 통해 나노선이 장력 하에서 장기적으로 이론적 예측을 했다는 것을 증명했다고 발표했다. 실험에서 연구원들은 GaAs 핵과 비소화 알루미늄 케이스로 구성된 나노라인을 제작했다. 마지막으로, 연구원들은 나노선에 인장 변형을 가하여 나노선의 전자 이동률을 높일 수 있다는 것을 보여준다. 변형되지 않은 나노선과 체 GaAs 의 상대적 이동률이 약 30% 증가한 것으로 측정되었다. 연구원들은 격자 불균형이 큰 재질에서 더 큰 증가를 이룰 수 있다고 생각한다.
최근 인텔의' 스택 포크 트랜지스터' 에 대한 특허가 눈길을 끌고 있다.
인텔은 새로운 트랜지스터 설계가 결국 3D 및 수직 스택 CMOS 아키텍처를 구현할 수 있다고 밝혔습니다. 이를 통해 최신 3 게이트 트랜지스터에 비해 트랜지스터 수를 늘릴 수 있습니다. 특허에서 인텔은 나노 밴드 트랜지스터와 게르마늄 박막의 사용에 대해 설명합니다. 이는 유전체 장벽 역할을 하며 수직으로 스택된 각 트랜지스터 층에서 반복되며, 결국 서로 스택된 트랜지스터의 수에 따라 달라집니다.
인텔은 이 제조 방법을 인용한 최초의 회사가 아닌 것으로 알려졌다. 벨기에 연구팀 Imec 는 20 19 에서 이런 방법을 제시했다. Imec 의 첫 번째 표준 단위 시뮬레이션 결과에 따르면 2nm 프로세스 노드에 적용할 때 기존 나노 칩 방법에 비해 트랜지스터 밀도를 크게 높일 수 있습니다.
수직 전송 전계 효과 트랜지스터 (VTFET) 는 IBM 과 삼성이 공동으로 발표한 것으로, 현재 가장 진보된 칩에 사용되는 FinFET 기술을 대체하도록 설계되었습니다. 새로운 기술은 트랜지스터를 수직으로 스택하여 트랜지스터를 실리콘 표면에 바둑판식으로 배열하는 대신 트랜지스터 스택에서 전류가 위아래로 흐를 수 있도록 합니다. 그런 다음 현재는 대부분의 칩에서 사용되는 방법입니다.
IBM 과 삼성에 따르면 이 디자인은 두 가지 장점이 있다. 첫째, 많은 성능 제한을 무시하고 무어의 법칙을 1 나노미터 이상의 임계값으로 확장할 수 있습니다. 또한 전류를 높이고 에너지를 절약하기 위해 이들 사이의 접촉점에도 영향을 줄 수 있습니다. 이들은 이 설계가 성능을 두 배로 높이거나 에너지 소비를 85% 줄일 수 있다고 밝혔다.
사실 트랜지스터 제조는 3nm 이후 선진공예 진화의 일부일 뿐, 칩 설계도 중요하다. 슬라이스 상호 연결, 조립 및 캡슐화가 부품 및 시스템 성능에 미치는 영향을 최소화해야 합니다.
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